Kumpulan VHDL Code Gerbang Logika

Admin    July 20, 2020    Embedded    Comment   

VHDL adalah bahasa pemrograman tingkat tinggi untuk mendeskripsikan rangkaian digital. VHDL merupakan bagian dari pemrograman FPGA. Menurut wikipedia, VHDL merupakan salah satu jenis bahasa HDL yang digunakan untuk mendeskripsikan berbagai fungsi rangkaian digital seperti FPGA (Field-programmable Gate Arrays), Gerbang logika, Flip-flop, dan sebagainya.

Pada mata kuliah Perancangan Logika Lanjut, VHDL digunakan untuk mensimulasikan rangkaian logika ke dalam software. Fungsi simulasi ini untuk mengetahui hasil yang didapatkan jika rangkaian ini dibuat dan membandingkannya dengan dasar teori rangkaian logika tersebut.

Gerbang logika yang bisa disimulasikan dengan VHDL terdiri dari AND, OR, NOT, NAND, NOR, XOR, XNOR, dan gabungan dari beberapa gerbang logika lainnya. Berikut ini Kumpulan VHDL Code Gerbang Logika.

Gerbang AND

Gerbang AND merupakan gerbang logika yang mana outputnya bernilai 1 atau true apabila kedua inputnya bernilai 1.

VHDL Code Gerbang AND :

library ieee;
use ieee.std_logic_1164.all;
entity gate is
port(
x: in std_logic;
y: in std_logic;
F: out std_logic
);
end gate;
architecture arch of gate is
begin
F <= x and y;
end arch;

Hasil simulasi di Quartus :

Gerbang OR

Gerbang OR merupakan gerbang logika yang mana outputnya bernilai 1 atau true apabila salah satu atau kedua input bernilai 1.

VHDL Code Gerbang OR :

library ieee;
use ieee.std_logic_1164.all;
entity gate is
port(
x: in std_logic;
y: in std_logic;
F: out std_logic
);
end gate;
architecture arch of gate is
begin
F <= x or y;
end arch;

Hasil simulasi di Quartus :

Gerbang NOT

Gerbang NOT merupakan gerbang logika yang mana outputnya kebalikan dari inputnya, jika inputnya adalah 1 maka outputnya adalah 0 dan jika inputnya adalah 0 maka outputnya adalah 1.

VHDL Code Gerbang NOT :

library ieee;
use ieee.std_logic_1164.all;
entity gate is
port(
x: in std_logic;
y: in std_logic;
F: out std_logic
);
end gate;
architecture arch of gate is
begin
F <= not x;
end arch;

Hasil simulasi di Quartus :

Gerbang NAND

Gerbang NAND merupakan gerbang logika yang mana outputnya bernilai 1 apabila salah satu atau kedua input bernilai 0.

VHDL Code Gerbang NAND :

library ieee;
use ieee.std_logic_1164.all;
entity gate is
port(
x: in std_logic;
y: in std_logic;
F: out std_logic
);
end gate;
architecture arch of gate is
begin
F <= x nand y;
end arch;

Hasil simulasi di Quartus :

Gerbang NOR 

Gerbang NOR merupakan gerbang logika yang mana outputnya bernilai 1 apabila kedua input bernilai 0.

VHDL Code Gerbang NOR :

library ieee;
use ieee.std_logic_1164.all;
entity gate is
port(
x: in std_logic;
y: in std_logic;
F: out std_logic
);
end gate;
architecture arch of gate is
begin
F <= x nor y;
end arch;

Hasil simulasi di Quartus :

Gerbang XOR 

Gerbang XOR merupakan gerbang logika yang mana outputnya bernilai 1 apabila salah satu input bernilai 1 atau tidak ada input yang bernilai sama.

VHDL Code Gerbang XOR :

library ieee;
use ieee.std_logic_1164.all;
entity gate is
port(
x: in std_logic;
y: in std_logic;
F: out std_logic
);
end gate;
architecture arch of gate is
begin
F <= x xor y;
end arch;

Hasil simulasi di Quartus :

Gerbang XNOR 

Gerbang XNOR merupakan gerbang logika yang mana outputnya bernilai 1 apabila kedua input bernilai 1 atau 0.

VHDL Code Gerbang XNOR :

library ieee;
use ieee.std_logic_1164.all;
entity gate is
port(
x: in std_logic;
y: in std_logic;
F: out std_logic
);
end gate;
architecture arch of gate is
begin
F <= x xnor y;
end arch;

Hasil simulasi di Quartus :